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aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

关于RV2K能否只用CPLD的讨论

最早我问代理，给于的回复是完全可以拿它当一个纯CPLD来用。不过我总觉得似乎必须要带上片上总线AHB，即使不连接MCU不做任何事情。

在自己的项目模块中加入一坨：

`ifdef AGM_RV2K
input sys_clock,
input bus_clock,
input resetn,
input stop,
input [1:0] mem_ahb_htrans,
input mem_ahb_hready,
input mem_ahb_hwrite,
input [31:0] mem_ahb_haddr,
input [2:0] mem_ahb_hsize,
input [2:0] mem_ahb_hburst,
input [31:0] mem_ahb_hwdata,
output mem_ahb_hreadyout,
output mem_ahb_hresp,
output [31:0] mem_ahb_hrdata,
output slave_ahb_hsel,
output tri1 slave_ahb_hready,
input slave_ahb_hreadyout,
output [1:0] slave_ahb_htrans,
output [2:0] slave_ahb_hsize,
output [2:0] slave_ahb_hburst,
output slave_ahb_hwrite,
output [31:0] slave_ahb_haddr,
output [31:0] slave_ahb_hwdata,
input slave_ahb_hresp,
input [31:0] slave_ahb_hrdata,
output [3:0] ext_dma_DMACBREQ,
output [3:0] ext_dma_DMACLBREQ,
output [3:0] ext_dma_DMACSREQ,
output [3:0] ext_dma_DMACLSREQ,
input [3:0] ext_dma_DMACCLR,
input [3:0] ext_dma_DMACTC,
output [3:0] local_int,
｀ifdef INT_OSC_SUPPORT
input int_clk,
`endif
`endif

然后还必须定义AHB总线待机
`ifdef AGM_RV2K
assign mem_ahb_hreadyout = 1'b1;
assign slave_ahb_hready = 1'b1;
`endif

AHB这两个信号在内部片上总线结点必须设置为高，如果不定义，悬空或者为０都将FIT不过。why? 为什么不设计的时候内部直接weak pull-up??
不知道有谁完全不带AHB就正常当cpld使用并调通的？

aquasnake · RISC-V

很多人觉得用国产的基于risc v某某32应该很容易替换掉stm32,其实对于学院派来说可以，但是对于对cost追求刀刀见血的商业化方案公司，未必能代替。单一看芯片价格不足以评估成本，要从整个bom看。

所以我还是觉得做risc v的国内芯片设计公司，你们应该把片上flash配置到２倍stm32的程度

aquasnake · RISC-V

为什么我对risc v不感冒？我宁愿用cortex m系列，早就知道这个问题了，对于代码的空间效率问题，国内一众的risc v架构，再过１５年都追不上现在arm的效率

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

AGM RV2K？紫光PGC2K？高云Tang Nano 4K? 同台竞技

这三个都是6K LUT以下基于片上flash配置的瞬时启动CPLD的同一性能档次。

从易用性，开发友好度来说，PGC2K ~= Tang Nano 4K > RV2K

从市场采购渠道来说 RV2K >> PGC2K ~= Tang Nano

从toolchain的定制性，做差异化挖掘技术深度来说 AGM的工具简直就是Hacker最喜欢的，它等于50%皮角了quartus,而且是以命令行方式，可以集成进不同项目脚本

另外两家用的是Lattice类似的IDE，从管脚分配模块界面上可以很容易感受到Lattice的风格，完善度做的比较好，前期开发比AGM友好。

紫光预测市场化应该要比高云做的出色，高云很难真正把基于lattice的方案替换掉

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

fitter效率90%的问题再次跟踪

修改两个地方

1, gen_batch脚本中找到以下这行：
logic_compress = (logic_size < (0xa000-LOGIC_ALGO_SIZE))
修改为
logic_compress = (logic_size < (0xb000-LOGIC_ALGO_SIZE))

2, af_run.tcl文件中找到以下这行：
--logic-address 0x80007000\
修改为
--logic-address 0x80006000\

以上给CPLD bin空间多分配４K以充分使用CPLD

原因是脚本限制了cpld bin size,而且脚本默认是产生加密bin，加密bin需要更多的size。如果不改，当cpld使用到超过90%就会bin超标，窗口会显示error，但是仍然生成bin。而这个超标的bin写到片子里面肯定是无法工作的

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

RV2K的sdk实际上对于端口配置做的一点比较复杂的自动化代码。

先是用python脚本，把项目的verilog代码做了一次再封装，产生一个更高级别的顶层接口，然后把管脚定义在这个顶层接口了（我非常反对这种做法，理由下面会分析）。

接口封装了CPLD和MCU衔接的AHB总线以及DMA和他们之间的握手信号。到此为止是很好的，但是把PIN脚映射再次封装成一个更高级别顶层。这虽然解决了PIN脚配置问题，但是造成了另一个问题：

比如我换了项目的PIN脚定义，我不能简单地修改.ve，因为fitter不看.ve。你必须要重新跑一遍gen_vlog脚本产生顶层接口，然后再次重新编译项目，包括综合和布局布线全部都重来一遍！

我在想把PIN脚映射从gen_vlog剥离，直接自动化代码产生在.asf文件中，这样更改pin脚定义就不需要重编了，只让fitter看.asf就好了

很多用户在需要改pin脚的时候，都会误以为只需要改.ve文件就好了，最多重新跑一下全编。但是不行！你必须重新做初始化产生自动化代码，必须要跑gen_vlog。而gen_vlog这个环境配置，需要你重新建立一个工程，quartus工程.qpf重新产生后某些配置你必须重新再次设置（类似项目代码需要重新添加，设定verilog版本标准，再次配置仿真工具等）。尤其在类似PIO这种集成环境里面，会搞的更繁琐。我的做法是直接把gen_vlog调用写成批处理一键运行重新NEW一把。

当然，最彻底的改进是不要把pin脚映射做成顶层接口，而是让脚本自动产生.asf文件

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

注意，仅仅是写了.ve文件中的管脚映射，也是不会导入到fitter控制中去的。

在"af_prepare.tc"中:

### Run Compile ###
set PIN_MAP "__device_pinmap__"
set VE_FILE "__ve_file__"
if { [file exists $VE_FILE] && [file exist $PIN_MAP] } {

以上必须满足同时有.ve文件和.pinmap文件才能产生正确的.pre.asf

遗憾的是，SDK里面并没有给你包含AGRV2KLxxx.pinmap文件，这个脚本非常罗嗦，绕了一大圈最终有.asf控制，什么pre.asf都是中间临时脚本，最后统一被.asf覆盖。

而且完全可以删除xxxx.pinmap这些文件，也就是说，不管quartus ii里面的逻辑管脚映射如何，都没有意义，最后物理分配看.asf文件。甚至删除了pinmap文件还更有好处，我不需要先在quartus里面对着一个模型bga封装去虚拟分配管脚了，哪怕它是空的，也完全没有关系，彻底把管教配置和quartus剥离干净

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

我看了几个例程，就是学生作品，把实际的物理管脚直接写到了verilog模块里面的输入输出IO上了。

这种写法，不具有模块化，耦合很强，移植需要改写很多文件。

当把IO替换成自定义信号后，fitter就丢失了管脚分配。但是fitter不会强制出错，会给你默认按管脚顺序分配,只给出warning，会顺利产生bin，当你用这个bin烧写到片子里面，管脚定义是不对的，上去很容易烧片子。（废话，假设输入被定义到输出，不就io大电流了）这很危险。

我彻底改写了框架，要么自己写一个AGRV2KLxxx.pinmap映射表让脚本产生正确的管脚分配，要么直接粗暴地在.asf文件中定义管脚。因为.pinmap文件也只是管脚映射，没有其他上下拉，驱动力等的设置，最终也是要看.asf文件。

至于.ve，实际没有多大用处，可能对于MCU的代码有意义，类似一个define，但是管脚分配在AGM内部，尽然涉及到了3个地方（.ve,.pinmap,.asf)，拉扯到最后甚至绝大多数用户都不知道怎么定义管脚！

aquasnake · » 2024-05-14 12:21:56

.png

aquasnake · » 2024-05-14 11:17:19

有很多做跨国的代购公司。卖家只发到国内（大多在广东东莞虎门），就完事了，余下不用考虑。

而且发代购公司都是很省心的，从来不会有退货。

aquasnake · » 2024-05-14 10:34:49

本来是用户发表原创技术文章的社区，慢慢地，文章多了，网站团队发现可以变现，于是锁定帖子以及上传的附件，先限制为注册后下载，再变为付费下载。再过了几年，发现用户发表的原创文章似乎数量不够了（因为用户已经厌恶，开始远离），于是开始批量造假，利用大数据搜索和所谓ai批量产生大量类同的但没有实质指导性的内容聚合物。由此，真正变成了粪坑

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

其实调用 quartus综合也可以一键批处理化

新建一个文本文档改后缀为bat文件，里面是

path = path;C:\altera\13.1\quartus\bin64

quartus_sh -t af_quartus.tcl

pause

这样就可以了。前提是先安装quartus II 13.0或者13.1
然后观察.\simulation\modelsim目录下是否产生了最新修改时间的.vo文件，有则是综合通过。

但是综合用批处理比较不直观，不能看到到底占用了大致多少的芯片资源（LUT），不适合在开发中使用，用来出版本合适。如果是前期代码编译开发，还是开quartus IDE界面比较好。

但是在fitting的过程中，会有资源占用比例显示出来，其实显示资源占用比放在综合脚本里面显示比较人性化

写脚本的方便之处是缩短了编译时间，也不用手动去选.tcl脚本，防止点错脚本。这样一键傻瓜操作，加速了对工具使用的适应磨合时间（大多数开发者，开发一个新项目开始，几乎要占用3-7天搭建环境，适应环境，并琢磨出一套开发流程，直接命令行的调用环境效率提升很明显）

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

切记一定要用商用IDE，不要用开源的东西。开源的东西不成熟，要把开源的搭建成可以商用的程度，差不多就是搭建环境，这需要一个TEAM的人力，少说也要3个人一个月的高强度工作。

或者是，一个人单独磨半年1年，搞出一套环境，当然搞出了这套环境你也只能自己用。自己一个人做点别人搞不了，不屑于搞的东西，而且原厂又不知道。

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

如果用开源的综合器产生网表，那么要做的事情很多，需要手动写 *asf

先借用quartus ii跑一遍，跑之前先assignment editor配置好虚拟的管脚约束，然后点af_quartus.tcl运行产生网表，以及altera的*.qsf文件。然后跑一次fitter，会自动将altera的*.qsf迁徙到AGM的 .\alta_db\alta.aqf, .\alta_db\alta.asf

但是，这两个约束并不是最终的，最后，将ur_project.asf里面的设置再次覆盖，所有的参数都是altera quartus ii里面的，因为他这个fitter是衔接quartus ii的。

假设用第三方开源的综合器产生网表，但是这些文件并不会导出，也不会是quartus ii的参数，因此会出现丢失pin脚约束和其他全局约束的情况。fitter还是会调用 .\alta_db\alta.aqf, .\alta_db\alta.asf 去约束，而这几个都是quartus ii环境下的，它与quartus ii强耦合

最乐观的情况是你上次成功编译后管脚约束是正确的，你又会手动编辑ur_project.asf。而且你的项目对于pin脚约束（上拉，OD，驱动力，滞回，延迟微调整等）不敏感

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

片上振荡器是精度5%？？

而且RC振荡器在上电起振有一段时间的预热时间才能稳定。如果这个预热稳定时间，大于系统RESET时间，而且又用这个片上振荡器作为信号整形、延迟或者分频等精确用途的话，比较难以搞定。

但是系统reset时间又不能做太长，这是cpld，不是单片机，需要瞬时启动特性。我在尝试如何把这个5%精度又需要上电时间的黑科技玩起来用来代替真正的外部时钟源

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

用开源的综合器裸奔，就不能用quartus ii里面MegaWizard IP的东西了，这些都是绑定到IDE的闭源IP库。除非你用你自己反向出来这些模块并以代码方式嵌入到你自己的项目

aquasnake · RISC-V

uint8_t*指针一旦强转uint16_t*或者uint32_t*

uint8_t*强转到uint16_t*等,你必须要将转换后到的变量再与0xff, 否则得到的不是你想要的. 除非在接下来的3个地址空间上都是0.

aquasnake · RISC-V

这不是cpu内核的事情,cpu内核只是在偶数地址上按照字长的步进幅度增长地址指针,但是你要在奇数地址上保存,也是没有问题,只不过只能用char类型数组了. 其他的结构体,超过1字节长度的变量,编译器都会分配到偶数地址上. 当然,部分编译器你可以有伪指令限制,告诉编译器将你需要的某个变量定义到你指定的地址上(汇编是必须可以的,c语言不同的cpu以及不同的c编译器有不同的伪指令)

aquasnake · RISC-V

非对齐地址可以用c语言强制类型转换,将任意结构体强转到char类型的数组访问

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

echo 说：

@jameschen
有什么理由必须要用Quartus II 18吗？ALTERA卖身好久了，市面上常见的新的器件差不多就是Cyclone4？13.0 sp1完全可以支持，老器件也是13.0sp1支持比较好。所以没什么理由用更新的Quartus版本

我一般都是把新工具降级去支持老系统,在一个系统稳定的情况下,不会刻意为了升级而升级,升级带来了一系列非预期的环境变化,没有意义的事情,升级通常只会吃掉更多系统性能,而原厂希望客户升级,因为可能涉及到一些ip产权的变更,一些合作供应商的替换,原来集成在ide里面的供应商组建需要替换.但是对于最终用户,没有这种顾虑

aquasnake · » 2024-04-03 19:40:43

现在很多 ic设计公司也好似如此的，有代码服务器，所有的代码都会commit在上面。所有的工作报表也是在服务器上填写。每个用户分配一个用户账号和空间。象不象网吧系统？就是这种架构

银行，政府机构等也是如此。员工面前的只是一台客户终端，只负责输入输出和显示

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

@jiaowoxiaolu
因为控制字写在 ur_project.qsf文件中，这个文件其实也是一个脚本，会被af.exe调用

然而约束控制字都是altera的东西，你甚至可以在altera的工程目录下找到类似的.qsf文件，然后把需要约束的管脚配置字，摘抄过来

为什么agm不公开这些？因为这些东西是altera/intel的，quartus ii中用户不必关心.qsf文件，直接在assignment editor中有配置，配置完毕后会自动更新.qsf。而在agm中，是直接编辑这个.qsf文件。

我一开始也尝试去向供应商询问这些东西，但是基于某些原因，没有获得我需要的解答，因此都是自己慢慢啃生肉。当然，在此过程中已经了解为什么会不解答这些技术问题。因为这涉及到agm对altera的软硬件做了什么的问题，这些问题是不方便原厂自己公开释放的

aquasnake · 全志 SOC

Gentlepig 说：

那么，有什么办法防止从spi nand里读出rootfs呢？

总线xor加密，但是spi flash最好选qpi的，这样4bit data总线还能错乱一下并和一个固定字做xor，如果是标准spi，那么无法xor，除非在spi的协议上修改，做成私有协议

以下谈点个人对皮脚，加密的看法，所高级的加密就是让皮脚的人觉得他已经皮脚了出来。也就是说，不要完全封闭，不要让人dump出来一片空白，就是要能dump出来，ida pro后还是有意义的程序代码，这段代码还能开机，运行，测试短期内甚至跑起来还不错。但是，却不能让它长期稳定跑。

皮脚可能是找的第三方解密公司，他们不会给你做长期测试，也就2-3天内简单测试一下就交付了，好交付给某个老板，某个老板觉得已经dump出来了，于是开料投产，投产后顺利上市，然后出货后等个把月，就出现机器异常问题。这是最具有杀伤力的。简单完全封闭，皮脚的老板碰到钉子就觉得对方是和狠货，也就没有信心再皮脚了，就是要装做无辜小白，让对方觉得已经被拿捏住了，然后再来坑他一笔大的，叫他投资打水漂

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

仅仅是引脚更改，那么其实不用在quartus ii里面做编译，只需要修改.ve文件，然后再次执行af.exe就可以了。

我直接是把fitting, downloading写成了脚本一键运行，因为fitting有时候跑一次跑不出来，会error，要多跑一次才会顺利通过，因此一键运行加速了我开发的时间，这样我完全抛弃了supra前端

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

agm的toolchain其实是属于外挂，对quartus ii做了一定程度的注入，migration以后产生的quartus ii的工程文件，然后就是利用quartus ii综合，此时需要运行agm的外挂脚本(af_quartus.tcl),脚本中把综合的约束条件自动注入综合器（它会覆盖原始quartus ii中的综合setting优化设置）,产生网表

然后执行agm的fitter(af.exe)去布局布线，此时注入fitter的约束条件,同时根据.ve的pin脚分配产生bin。

在利用quartus ii做综合的的时候，一旦运行了agm的脚本，如果再次去修改ide的全局综合优化设置，就会改变外挂之前设置好的参数，所以，一旦运行脚本(af_quartus.tcl）后，就不建议去做其他setting修改，这会导致产生一些非预期的问题，唯一能做的就是点箭头start compilation

如果你在次过程中，不慎修改了setting，那么最好还是再次运行一下外挂脚本(af_quartus.tcl）

由于是外挂，因此步骤上是必须严格按照顺序的，点错了，或者中间修改了ide设置，都有可能破坏注入参数

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

fpga里面的block ram是给你用来当fifo或者dpram功能的，如果仅仅用来当作通用sram，那还不如外面硬件挂一个sram

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

fitter效率突破不了90%上限的问题，可能是无法解决的，我试图编辑.qsf文件的约束参数也没有什么优化，基本上原厂提供的配置就已经到达极限了。也并非的工具的问题，我发现agm用的约束参数就是quartus ii兼容的（这里面很奥妙)，cyclone 4架构或许就是需要剩余一部分面积才能布局布线走出来，而阉割到2K或许无法保证剩下的10%的面积连成一片，零散的10%的面积或许就是无法利用起来的，甚至无法插入一个锁存/触发模块

基于LUT结构的FPGA，Verilog代码需要写的尽量对称，所谓对称，就是if或者case语句内尽量具有相同的表达式结构，越对称，便于合并相同逻辑，综合的效率越高。同时尽量把case的所有分支都填充满，条件越详细，反而综合后分配的LUT越少。

虽然fitter的优化约束无法扣出资源，但是在综合这个步骤，通过改写代码，统一表达式结构，同样扣掉了几十个LUT出来，以前我做IC设计bring up时候的痛苦回忆又回来了，要跑通一个优化的配置，可能需要跑上百次verification. 通常效率最高的时候是在半夜，这个时候没有人和你争服务器job现程。而在白天，比如在一间科技公司，几百号人争夺代码服务器上的cpu资源，通常很难跑的快

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

由于calibration内部晶体用的电压和目标板stand alone工作时的电压可能有偏差，因此校准到的晶体输出频率不等于实际工作时候的频率，由此可以推断，必须保证下载线输出3.3V和板子实际工作后的VCC尽可能地保持一致

同时，猜测AGRV2K内部甚至没有LDO对这个int OSC供电，而是直接跟随系统VCC 3.3V

l

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

int OSC calibration失败的原因已经解决，对Jlink-OB下载线的vcc 3.3v供电很敏感. 偏差0.5V都不行。

我因为通常习惯在jtag调试器对target板供电为了防止反向灌流加个二极管，由此导致了vcc的压降，造成校准失败。

虽然我已经让校准通过，但是我对校准精度不报大的期望，当然，这个内部晶体时钟我只用来对信号延迟计数用，并不涉及其他，请不要学我，我任何时候都是把器件用到很抠门的地步，能省一颗料则省。

最后还是希望agm在这里对内部晶体供电做一个补偿，是否考虑内部供电统一安排到2.5v vcc（vddio除外）,以便当用户在使用欠压下载线的时候能够保证内部晶体的稳定

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

目前 agm尚且还需要altera环境，来注入外挂脚本利用quartus ii产生网表，这部分无法自动化，其他我都实现了一键批处理

aquasnake · RK3288/RK3399/RK1108

话说去年超级热门的创业公司openai,一开始也是非盈利性组织，公开释放技术，慢慢地做到一定程度肯定从非赢利走向赢利，从开源再到闭源，但是用户基础有了，闭源以后就是直接搂钱，用户还心甘情愿，因为用爽了有瘾了想切换也难了。反观国内呢，一开始就是摆手的姿态，白白把潜在用户朝开源方案推

真的还是马内（还是三锅口音的）重要，付费用户的视角是全方位内窥式的，白漂用户你连看一下都会瞪你说你下头。技术在国内，别人看都不看你，甚至在一些科技公司的销售，也不把技术当肥四

aquasnake · RK3288/RK3399/RK1108

没钱的小白还是玩玩raspberry pi好了，人家非赢利组织都已经在做盈利性事业了。github上开放sdk，而且还是裸奔系统，没有什么时不时给你弹出软件过期授权过期的问题。

国内一些fabless还在走mtk模式，准备下游找一些方案厂搞turnkey solution，人家直接是端对端到个人的模式,搞的是community，眼光放到更长远的做生态上。颠覆行业开发模式的从来不是用户，而是行业中的竞争对手。

aquasnake · RK3288/RK3399/RK1108

其实有些厂家你要他提供规格书，他可能真的连做都没有做，而不是想不想给你，是真的没有。

这些厂可能也不是自己正向开发，可能就是找Foundry厂买了一批货再按自己要求封装打上自己的mark而已，类似于Foundry的代理商。真要他们拿资料，却也没有，因为chip是别人家的

其实行业就这么肥事，特别是有些口口声称自主知识产权，很可能只是自主封装产权而已

aquasnake · RK3288/RK3399/RK1108

echo 说：

@aquasnake
你还是被小白和伸手党毒打的太少了。

大客户诸如三爽之类的也会提低级问题。关键不是提的问题是不是低级，而是对象，同样跳舞，你看西施跳就很舒服，看东施跳就很恶心，不在于提问具体内容，而是先设定好了对象。

有一句话说，如果你没钱，你有理都是放屁，如果你有钱，放屁都是有理

aquasnake · RK3288/RK3399/RK1108

我觉得原厂必须提供的资料（注意这些资料只需要原厂公开释放，而不是技术支持，不需要回复用户技术咨询）

1。datasheet
2。users manual
3。pin assignment
4。pcb footprint lib

Ref. design & SDK不是必须释放的，可以看看INTEL(altera)官网释放的文档对比一下

aquasnake · RK3288/RK3399/RK1108

ncer 说：

@echo
卖产品，是要直接跟客户对接的，客户对你有要求十分正常
我就想问，个人用户是直接找芯片厂家买的芯片吗？

有些你说要买人家还不卖，要你提供公司名字，营业执照，开户行账号等等，你总不能为了要点资料就自己注册个公司开个企业账户还存进去一笔钱吧？对，某些企业的财务还会找银行核查企业账户资金，还会做背景调查查你公司的信息（当然现在网上也能查到了），查你公司规模组织架构投资者关系，查股权变更信息查有无法律纠纷等等，这一论背景调查后，觉得ok的，来签个NDA

哦，有些签NDA还有附加条件的，就是必须购买一定数额的芯片，行业叫做入门费，可以交钱货暂时留存在原厂或代理商那里，等哪天提完这批数量的货了，入门费再从以后的提货芯片购买价中打折陆续返还。

这些都是对小客户以及终端散户的限制，原厂用这些方式来筛选出符合他们要求的所谓的“大客户”，对于大客户，可以甚至直接给他们出设计，包括硬件电路设计PCB LAYOUT以及软件配套开发。

所以其实行业就是这么肥事，有些东西真的不是靠技术，人家根本不看你公司里面有没有技术牛比的人，而是看你老板有没有马内，有马内了，原厂给你包工包料做好了给你，只要你有市场渠道卖的出去就好了

aquasnake · RK3288/RK3399/RK1108

只要厂家提供文档，而不需要厂家技术支持。有问题，我更喜欢去社区寻求解决（而不是找原厂fae)

一个成熟的社区远比厂家fae更有作用。厂家只需要负责产品，文档提供。不需要对最终客户1对1的支持，真的不需要。厂家只要对top 10大客户自己支持就够，余下给到代理支持，至于个人玩家，diyer,学校的毕业设计的学生都不是厂家需要去技术支持的对象

但是对大客户支持不代表就拒绝小客户甚至终端开发者，如果这些人找原厂，应该指导他们寻求代理或者某些电商平台卖开发板的渠道寻求技术支持，当然这些代理或者开发板卖家都是原厂的下游客户，介绍了下游可能的生意，远比直接拒绝或者闷声不回复更有沟通技巧，更能获得用户支持。可能今天问你的这个人一穷二白，但是明天他可能就做起来了呢

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

目前我只能用到89%，一旦资源用到超过1890 LUTs，fitter就跑不出来。不清楚是不是工具限制了产生bin的size大小还是其他什么。mcu的firmware分配到内部flash是从低到高，cpld的bit bin是高空间活动分配（起始地址0x800fffff - cpld bin size)，中间必然有一个分界，可能是内部flash不够多，只能限制了size，因此也限制了cpld的充分使用，不知道某些具有更多内部flash容量的rv2k是不是这种情况

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

似乎已经下载成功

openocd能获取到device id，基本可以认为已经可以通过swd访问到芯片

QQ图片20240325203238.png

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

我测试了下极限fitting利用率是89%，基本上大概是在1890个LUTs，我跑了上百次，只要综合产生的LUT超过189x，基本上fitter就跑不出来。

因此大致情况下稳定跑出来基本控制利用率在89%以下，当然我还是用的几个月前的fitter，如果是近一两个月supra下的fitter，更难跑出来，效率更降低了。因此我建议不要盲目跟随原厂升级tools，如果你以前做的稳定的项目，非必要不要升级

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

把supra分解后获取bin单独调用

然后用脚本搭建了windows下的命令行环境，包括fitter和downloader，一键产生bit file(bin）和一键下载。fitting成功，download过程出现校准片内硅振荡器出现错误，何解？

QQ图片20240325180646.png

aquasnake · 哇酷地摊(跳蚤市场)

现在JLC可以满足你PCB外包设计的工作

单纯硬件工程师,我觉得仅仅是PCB LAYOUT不足以概括硬件工程师的全部工作内容, 硬件工程师必须有板级(甚至芯片级)设计能力,能将DATASHEET转化为电路实现(或者VERILOG实现),并调试运行,以及选料和出BOM(包括参与上游元器件供应商评估),甚至去工厂监督首件贴片的业务能力

aquasnake · » 2024-03-12 19:16:55

以上我简单理解为:
1.板厂应该把打叉板（不良pcb)一起发给客户，如果客户有能力修复打叉板，那是客户的本事（或者打叉的断线不影响某个项目的实际功能，这部分段线本来就不贴料）。板厂留了客户的打叉板也没有意义，板厂即使保留也会用良品PCB做样品，打叉板没有必要保留。以上客户得利

2.但是，某些PCB即使是做坏的，也是有价值的（回收价值），例如沉金的不良PCB，因此板厂也可能不会把这些不良pcb发给客户。工厂卖给废品公司获得收益，以上两者都没有实质损失，客户没有少板，板厂也把做坏的板子卖钱了

3.板厂发的料不够，这必须是板厂责任，任何理由都不成立，客户损失，板厂损失更大（要二次生产，二次生产需要的成本比单次多生产更高）,或许板厂也可以从即将报废的垃圾堆里面找到不良pcb,然后叫维修组线上rework把不良修复,但手工修复的会影响外观, 补线的地方要重新涂光固漆, 客户不一定会接受这种板.因此如出现这种情况,板厂肯定是大损失,后续客户也可能不会再找这个板厂合作!

aquasnake · » 2024-03-12 18:59:45

吃泡面玩技术没有问题,问题是技术玩了之后能否改变吃泡面的现状,这个概率,我觉得不会比买彩票中大奖更高.因此,为何不直接投资彩票呢?

或者，也可以成年人的世界，我全要，一边吃泡面，一边玩技术，一边再买买彩票，这样或许成功的机会更高一点

aquasnake · » 2024-03-12 18:52:12

pico可以用spi flash转化到模拟并口flash,就这个,就已经足够了,不仅可以做游戏机,还能做游戏卡.

它可以做到比其他的单片机更接近硬件实体机,而且pio模拟vga,甚至hdmi都不在话下!

aquasnake · » 2024-03-12 18:38:21

不会用淘宝,却说店家欺诈

人家包邮是给你限制首件.你一下买两件就不是首件了,这是淘宝的功能,你不会用,或者不认可这种功能,那你就换别家去下单,找到符合你的要求,去下单.单纯你通过不同数量然后得到不同的价格,这不是店家的问题,是淘宝平台的功能.你下1000个,和下100个均价都不同,你下1个和下2个,也均价不同,当然邮费也可以设置不同,1000个的邮费可能超过1kg,也可能不会给你包邮,或者店家也可能给你均价更优惠,这些都是平台可以自动设置的

aquasnake · » 2024-03-12 18:29:05

所谓的这种,webos早就实现了,但是palm都没有搞起来. 其他公司也不会搞起来,彻底的webos体验性是很糟糕的,还必须保持网络畅通,一断网就不能干啥了.

好的实现是,一部分基础服务本地运行,需要大的算力的应用远程服务器可以加速,如果检测不到远程服务器,那就本地运行

aquasnake · » 2024-03-08 20:08:03

@echo
2K LUT的产品估计就是对标lattice MACH XO2.

说的没错，这种融合cpld+mcu的单片机系统适合优化已有的方案custdown，但是如果新项目设计方案选用这种风险较大，CPLD+MCU改动风险小，项目移植性高，过度耦合/集成到单片系统(SOAC,system on a chip)调试和采购都会带来风险增加。因为很难找到类似的别的供应商的产品，一旦设计进去，容易被上游芯片商吊死

aquasnake · » 2024-03-08 19:51:13

硬件修复我估计就是ic内部加了二极管，vrtc只进不漏。当然系统上vrtc最好还是外部串联一个电阻限流一下

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

个人考虑的国产FPGA选料设定原则:
1.价格是国外同类产品的50%以下(因为国产fpga设计IDE较弱,效率低于国外同行85%,造成研发成本和周期增加,如果只是物料价格低30%,最终不见得会省成本)
2.面向社区玩家(散户)可直接公开购买(都买不到料,我设计了你进来我难道是玩B站做科普培训视频来圈粉赚钱?)
3.一个产品从面世到EOF周期需10年以上(如果我设计了一个板子,过2年就买不到料了,同样造成重复开发,研发成本上升)
4.绝对不考虑一些只面向军工或者政府单位背景的国产FPGA公司(原因不方便说,我等小民不敢去碰红线)

好像筛选一下,合适的也没多少了.我只喜欢自下而上没有政府背景依靠自身技术独立做起的公司

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

8年前的了，现在已经不再用zynq，我现在做产品更倾向mcu+fpga独立，等产品到稳定出货期才做这种融合型fpga。独立PS,PL可以加速产品开发周期，减少系统耦合和调试时间

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

chxzh123 说：

也跟风做了一个,目前正在调试中(63mm*55mm)
https://whycan.com/files/members/3710/zynq.jpg

我喜欢你这个布局和走线

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

wujique 说：

楼上的PCB走线风骚啊

实在风骚，如果我做评审，我不会给于放行投板，打回去重做

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

AGM虽然用了ALTERA的QUARTUS做综合，不过这里也不算完全侵权，综合器本来是大家都可以用的，很多IDE里面带的也是第三方综合器厂商的高效产品，比自己开发综合器编译效率更高的多。这里 QUARTUS做的非常好，各种优化选项设置一下综合出来网表基本上能扣出几十个SLICE粗来。或许AGM可以通过写SHELL脚本去调用，甚至抽出IDE里面的综合器出来，把约束设置文件也抽出来，不必要开QUARTUS界面来让用户感觉是在偷用A家开发软件。

倒是AGM的FITTER做的比较菜，这个时候，完全和QUARTUS的FITTER没的比，产生出来的最终LUT占用，效率低于A家IDE的15%（area/dencity优化下）,很多altera的项目用到芯片资源99%的情况下，不得不扣代码砍掉部分以让agm最终布线通过

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

fpga还是有细分的，高端大规模fpga主要供应对象是芯片设计公司和国防军工单位，以及部分对算力需求大的特殊应用。这部分虽然量不多，但是利润非常大，fpga供应商不只是提供物料，更多的是提供技术服务，合作芯片开发，软硬件的一整套技术支持，甚至是为客户定制前端设计服务。这部分x厂a厂占据了绝对的江山。

中低端fpga其实才是商用/民用出货量大的地方，而低端fpga/cpld则利润已经很低。例如一些低于2美元的非易失性配置cpld，用量非常大，这部分lattice是占据了大头。中低端fpga使用灵活，价格合适，与专用asic相比价格也并非不可硬杠，依靠规模效应打击asic芯片。对于设计开发者，这种可编程器件节省了bom物料，简化了pcb布线成本，虽然提高了设计门槛，但也同时增加了产品利润空间和防盗门槛。这些还是很合适的。

如果不用cpld/fpga，一块板子能设计成巴掌大，四层，但是只需要一个io密集型的cpld，则就可以将板子走线简化到火柴盒大小的模块。

低端cpld/fpga的竞争对手，其实不是专用asic，而是另一个可怕的正在崛起的怪物，raspberry pico,其已经可以做到部分cpld能做的功能了，而且mcu内核又比某某32更强大。即使是带有硬mcu的融合型fpga，也碰到了一个强硬对手

aquasnake · Cortex M0/M3/M4/M7

gd32是risc v，和stm32仅仅是pin2pin硬件兼容，但是软件还需要移植，虽然大多数可以跑起来，但不排除少部分代码不兼容

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

pico我玩了一年，发现确实是非常好的玩意，尤其是它pio的设计，虽然它外围还不是cpld，但是有接近mcu+cpld的灵活性和实时性能，甚至io可以模拟hdmi接口，可以用来当作USB转其他接口协议的数据透传通信的用途

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

为什么美国没有这种情况？因为美国确实可以给你搞事情，因为美国人合法持木仓，尤其在德州，不少半导体公司也不敢搞从他里面出去的人，生怕碰到一个类似mcfee开发者这样的技术型疯子

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

阿呆说：

国产fpga资料都不公开，遮遮掩掩的，dis一个

扣扣搜搜的感觉，好像他们一个是怕被北京一些律师警告，更怕的是被同行盗中盗啊

所以这应该是中国的大环境，其实半导体行业，都是这样啊，早年从Fairchild出来了多少？

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

诚然，确实有很多公司，里面不少工程师，出于对项目风险以及个人的职业安全度考量，在设计项目开端，叫原厂fae去check设计，并期望给于建议，这其实是一种职业型策略，因为项目是公司的，而个人在公司的职位晋升风险是自己的，所以多做保守的事情，把交代的事情都交代好，万一项目出现风险中途delay或者cancel也能尽最大可能让自己安全上岸，不至于为整个项目背锅。

但是，如果是个人社区玩家，他实行的是另一个策略，即我不会让你知道细节，但我只想要买你的片子。社区玩家里面部分是hacker，部分是从其他公司出来单干的，部分是从大公司退休的，他们出于更大的个人安全考虑（相对于在一家公司上班可能成为项目背锅侠而遭到老板开除，是更大的一种安全考虑，担心被某家公司告，又或者担心自己的项目被泄露而造成严重损失）。

所以，不同的开发人员，有不同的作业风格，传统的企业对企业接口需要前者策略，而个人开发者类似于象买春或者买毒一样，他不会少你的钱，但是销售不要多问，而且你不要给假货。

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

esp8266起来github功不可没，最早是一些个人甚至是黑客团队破解ps4去找来这个片子用，然后一发不可收拾了。老外hacker都是自带干粮，自己啃生肉的，结果做的还比国内fae团队出色，后来他们把项目都释放了，原厂团队尽然还不如社区一些hacker玩家。

但是国人你要去走这条路，各种给你打压，甚至要问你意欲何为，要问你项目名称，行业用途，甚至要你的原理图给原厂"check"。好像你在用他们芯片就觉得你在偷窃或者反向他们技术的感觉

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

ag1280我4年前左右就已经发了帖子说过了，缺陷很明显，就是可用io太少，限制了通用性。

lut 到1K已经够了，但是IO只有20多个，很多情况下都不堪使用，在RV2K出来后，这个片子历史使命也就终结了

aquasnake · Xilinx/Altera/FPGA/CPLD/Verilog

怎么说呢，感觉用国产FPGA厂家就象是相亲，本来是不一定想用的，抱着试试看的态度尝试一下，结果跑去，人家也不拒绝，但也不主动，很冷淡，有问题想问问原厂或者代理，他们回也不愿意回，一声不想的，问他怎么搞，开发环境搭建和开发过程基本都要自己主动吭生肉，甚至有些tool chain还很不完善，不得不自己重新写。

好像是他/她明明自身条件中等甚至中下，但也看不上你，时刻端着自己摆出一副姿态的样子，结果这样反复几次，很多人玩了半月就从憧憬到放弃了。

三大厂，对于个人玩家，就象是万人迷，而我们是他的粉丝，但是人家表现出来的却是大家闺秀的感觉，资料网站上非常详细，开发工具到app note很多，而且还有社区直接Q&A，也不需要什么公司备份资料再签NDA的流程，唯一就是不对你直接支持而已。但你可以强暴，什么都不要支持，自己就玩转起来，然后从流通市场购买，甚至从灰色市场购买（翻~新~片）

而国产FPGA厂家，就象是穷精致的女孩，自己条件一搬，所以喜欢拥抱大款，对吊丝个人开发者甩也不甩，你甚至连买片子的渠道都找不到，买个把片子可以，要多，就流程来了（好像是礼金一样）。甚至你有钱你也买不到。

摆脱，我有钱，我会找你穷精致的拜金女?拜金女最合适的出路就是给大款保养做备份，同样地，国产料基本就是给大公司做2nd source，平时不用你，在某个特殊的项目上用下你。

所以基本是这个情况，好像是还没有很好定位好

WhyCan Forum(哇酷开发者社区)

#1 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 昨天 13:50:10

#2 Re: RISC-V » RISC-V代码密度相比Cortex-M差距明显 » 昨天 10:45:22

#3 Re: RISC-V » RISC-V代码密度相比Cortex-M差距明显 » 昨天 10:38:19

#4 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 昨天 09:45:24

#5 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 昨天 09:13:22

#6 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-05-16 08:24:40

#7 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-05-14 15:45:06

#8 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-05-14 15:19:37

#9 技术人生/软件使用技巧/破解经验/技术吐槽/灌水 » [灌水]税收模型之电路仿真 » 2024-05-14 12:21:56

#10 Re: 技术人生/软件使用技巧/破解经验/技术吐槽/灌水 » 国内咸鱼淘宝的货的货是如何卖到国外的？ » 2024-05-14 11:17:19

#11 Re: 技术人生/软件使用技巧/破解经验/技术吐槽/灌水 » 是时候告别CSDN了！ » 2024-05-14 10:34:49

#12 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-05-13 14:24:27

#13 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-05-11 13:47:28

#14 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-05-11 13:36:34

#15 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-05-11 11:22:21

#16 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-05-10 23:29:25

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#18 Re: RISC-V » RISC-V不支持非对齐地址访问非常坑 » 2024-04-07 23:54:44

#19 Re: RISC-V » RISC-V不支持非对齐地址访问非常坑 » 2024-04-07 23:49:46

#20 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 分享一个CH552可用的USB-Blaster固件 » 2024-04-07 19:30:21

#21 Re: 技术人生/软件使用技巧/破解经验/技术吐槽/灌水 » 屌炸天的技术(cpu偷梁换柱) » 2024-04-03 19:40:43

#22 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-04-03 19:27:44

#23 Re: 全志 SOC » 有偿求助，有一份从spiflash内dump出的（UBI）rootfs，我自己添加了东西后如何从新再打包成原来的UBI文件系统 » 2024-04-01 11:04:56

#24 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-04-01 10:38:16

#25 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-04-01 10:32:18

#26 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG32有FSMC来驱动正点原子的触摸屏吗？ » 2024-03-29 15:31:21

#27 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-03-29 12:19:15

#28 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-03-27 11:06:41

#29 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-03-27 10:46:14

#30 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-03-27 08:29:19

#31 Re: RK3288/RK3399/RK1108 » 为什么瑞芯微公开资料这么少呢 » 2024-03-26 17:20:23

#32 Re: RK3288/RK3399/RK1108 » 为什么瑞芯微公开资料这么少呢 » 2024-03-26 17:14:18

#33 Re: RK3288/RK3399/RK1108 » 为什么瑞芯微公开资料这么少呢 » 2024-03-26 11:06:37

#34 Re: RK3288/RK3399/RK1108 » 为什么瑞芯微公开资料这么少呢 » 2024-03-26 10:53:13

#35 Re: RK3288/RK3399/RK1108 » 为什么瑞芯微公开资料这么少呢 » 2024-03-26 10:15:09

#36 Re: RK3288/RK3399/RK1108 » 为什么瑞芯微公开资料这么少呢 » 2024-03-26 10:03:42

#37 Re: RK3288/RK3399/RK1108 » 为什么瑞芯微公开资料这么少呢 » 2024-03-26 09:50:45

#38 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-03-26 09:32:35

#39 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-03-25 20:38:59

#40 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-03-25 19:13:47

#41 Xilinx/Altera/FPGA/CPLD/Verilog » AG RV2K 调试 » 2024-03-25 17:57:35

#42 Re: 哇酷地摊(跳蚤市场) » 急需软件工程师、硬件工程师，一起合作开发项目，费用预付！ » 2024-03-12 19:38:21

#43 Re: 技术人生/软件使用技巧/破解经验/技术吐槽/灌水 » PCB代工厂为啥不留着多出来的PCB？ » 2024-03-12 19:16:55

#44 Re: 技术人生/软件使用技巧/破解经验/技术吐槽/灌水 » 穷人投资技术真的是亏本买卖吗？吃泡面玩技术？ » 2024-03-12 18:59:45

#45 Re: 技术人生/软件使用技巧/破解经验/技术吐槽/灌水 » 有个大胆的想法——用树莓派Pico模拟NES？ » 2024-03-12 18:52:12

#46 Re: 技术人生/软件使用技巧/破解经验/技术吐槽/灌水 » 从淘宝网购买时要小心 » 2024-03-12 18:38:21

#47 Re: 技术人生/软件使用技巧/破解经验/技术吐槽/灌水 » 屌炸天的技术(cpu偷梁换柱) » 2024-03-12 18:29:05

#48 Re: DIY/综合/Arduino/写字机/3D打印机/智能小车/平衡车/四轴飞行/MQTT/物联网 » 【新玩具get】AGM AGRV2K，16.8块钱的MCU+FPGA二合一芯片 » 2024-03-08 20:08:03

#49 Re: DIY/综合/Arduino/写字机/3D打印机/智能小车/平衡车/四轴飞行/MQTT/物联网 » 【新玩具get】AGM AGRV2K，16.8块钱的MCU+FPGA二合一芯片 » 2024-03-08 19:51:13

#50 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 想用国产FPGA真不容易 » 2024-01-18 09:33:30

#51 Re: Xilinx/Altera/FPGA/CPLD/Verilog » zynq7010/7020核心板众筹openzynq » 2024-01-12 17:51:41

#52 Re: Xilinx/Altera/FPGA/CPLD/Verilog » zynq7010/7020核心板众筹openzynq » 2024-01-12 17:23:12

#53 Re: Xilinx/Altera/FPGA/CPLD/Verilog » zynq7010/7020核心板众筹openzynq » 2024-01-12 17:20:32

#54 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 想用国产FPGA真不容易 » 2024-01-11 13:44:29

#55 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 荔枝糖 nano 入坑 » 2024-01-11 12:40:51

#56 Re: Cortex M0/M3/M4/M7 » STM32H7 手持游戏机 作者 @motoedy 转自Q群 » 2024-01-10 12:06:23

#57 Re: Xilinx/Altera/FPGA/CPLD/Verilog » PICO XVC下载器 » 2024-01-10 10:52:23

#58 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 安路fpga的所有资料 » 2024-01-09 20:09:17

#59 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 安路fpga的所有资料 » 2024-01-09 20:05:53

#60 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 想用国产FPGA真不容易 » 2024-01-09 17:52:41

#61 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 想用国产FPGA真不容易 » 2024-01-09 17:04:07

#62 Re: Xilinx/Altera/FPGA/CPLD/Verilog » AG1280 » 2024-01-09 14:18:28

#63 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 想用国产FPGA真不容易 » 2024-01-09 14:11:44

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#56 Re: Cortex M0/M3/M4/M7 » STM32H7 手持游戏机作者 @motoedy 转自Q群 » 2024-01-10 12:06:23